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    公开号:WO1992009085A1
    申请号:PCT/JP1991/001578
    申请日:1991-11-19
    公开日:1992-05-29
    发明作者:Junichi Shikatani
    申请人:Fujitsu Limited；
    IPC主号:G11C8-00
    专利说明:
    [0001] 明細書
    [0002] 半導体記憶装置
    [0003] 技術分野
    [0004] 本発明は半導体記憶装置に関し、 特に SRAM (Static Random Acce ss Memory)の如く高速で情報の書込み及び読出しを行な'う半導体記憶装 置に関する。 背景技術
    [0005] 近年、 高速で情報の書込み及び読出しを行う半導体記憶装置として、 例えば S RAM等の半導体記憶装置が数多く開発されている。 SRAM は、 所定の電源電圧が維持されている限りデータが保持され、 DRAM (Dynamic Random Access Memory) のようなリフレツシュ動作が不要で あるという特徴がある。 SRAMの如き半導体記憶装置においては、 低 消費電力化と高速化とが要求される。
    [0006] 従来のこの種の半導体記憶装置としては、 例えば図 1に示すようなシ ングルポートの S RAMがある。 この SRAMにおいて、 Tnl, Τη2は ηチャネル MOS トランジスタ、 I NV 1 , I NV2はインバー夕であ り、 WLはヮ一ド線、 B L, "Β Γはビッ ト線である。
    [0007] この SRAMは、 情報の書込みと読出しとに同一のビッ ト線 BL， πτ:を使用しているため、 書込み動作終了後はビッ ト線 BL, τ:の電 位は書込みデータの状態が保持されているため、 書込み直後のデータの 読出しにはほとんど時間を要することがない。 しかし、 書込みと読出し とが同一のビッ ト線 BL, Ή を使用するため、 メモリセルが保持して いるデータの変化 （ビッ ト化け） に注意する必要があった。 ビッ ト化け とは、 データの読出し時においてヮード線 WLを切り替えた際にビッ ト 線 B L, "FTの負荷によりメモリセルが保持するデータが反転する現象 を言う o
    [0008] 即ち、 第 1図のような SRAMでは、 ヮード線 WL及びビッ ト線 B L， "BT7が共に数 1 0から数 1 00の本数のアルミ線からなり、 ビッ ト線 B L, ΉΤ7に付く容量はかなり大きなものとなる。 このため、 ワード線 W Lの切り替え時にィンバータ I NV 1， I NV 2が ηチャネル MOSト ランジス夕 Τη1, Τη2の電位を反転させるよりもビッ ト線 BL, ΉΤの 電位差の方が ηチャネル MOSトランジスタ Τη1， Τη2の電位に対する 影響力が大きくなり、 上記ビッ ト化けが生じる場合がある。
    [0009] そこで、 従来は、 （ 1) ビッ ト線 BL, ΉΤに印加する電圧レベルの うちロー側の電圧レベルを、 例えば 2 V程度にブルアップしてビッ ト線 BL， ΉΤ7の電位差を小さく したり、 （2) ヮード線 WLを切り替える 前にビッ ト線 BL， " rをショートさせてビッ ト線 BL， Γの電位差 をなく したりして、 ビッ ト化けに対する対策を採っていた。
    [0010] しかしながら、 従来の方法 （1 ) では、 ビッ ト線 BL， Ή Γのロー側 の電圧レベルを 2 V程度にブルアッブするという構成となっているため、 電圧レベルがローレベルにある場合であってもビッ ト線に電圧が印加さ れた状態となり、 消費電力が増大するという問題点があつた。
    [0011] 他方、 従来の方法 （2) では、 ヮード線 WLを切り替える前にビッ ト 線 BL, ΉΤ7をショートさせるという構成となっているため、 ビッ ト B L, ΈΤ7をショートさせるための信号を内部で生成しなければならず、 例えば書込み動作終了後に読出し動作を行おうとしても、 この信号を生 成するための時間的なマージンが必要となり、 速度が低下するという問 題点があった。
    [0012] 以上 2つの問題点に対する対策として、 第 2図に示すような SRAM が提案されている。 この SRAMにおいて、 Tn3， Τη4は ηチャネル Μ OSトランジスタ、 I NV3， I NV4はインバー夕であり、 WBL， は書込み専用のビッ ト線、 RBL, Τ ΒΤ7は読出し専用のビッ ト あ。。
    [0013] この SRAMでは、 ビッ ト線 BL, T7を書込み専用'のビッ ト線 WB L, WB と読出し専用のビッ ト RBL, ΤΓΒΤ7とに夫々分離すること により、 前述の従来の方法 （2) で必要だったビッ ト線 BL, Έ—Γを ショートさせるための信号を内部で生成することによる時間的なマージ ンをなくそうとするものである。 しかしながら、 ビッ ト線 BL, FT7を 書込み用のビッ ト線 WBL, W Tと読出し用のビッ ト線 RBL，
    [0014] 1TBT7とにそれぞれ分離する構成をとると、 ビッ ト線 BL， Ή に付く 容量が大きな場合、 即ち、 大規模な SRAMの場合に問題が生じる。 つ まり、 第 3図に示すようにライ トイネーブル信号がローレベルからハイ レベルに変えられて書込み動作直後の読出し動作を行う場合、 ヮ一ド線 WLの切り替え時にライ ト側のビッ ト線電位が反転されてからィンバー 夕 I NV3, I NV 4により nチャネル MO Sトランジスタ Tn3, Τη4 の電位が反転させられて、 リード側のビッ ト線電位が反転するまでかな りの時間がかかってしまう。 この結果、 書込み直後にデータの読出しを 行うと、 書込み前、 即ち、 ηチャネル M OSトランジスタ Τπ 3， Τη4の 電位を反転させる前のデータが読出されてしまうことがある。
    [0015] 第 3図中、 （a) はァドレス信号、 （b) はライ トイネーブル信号、 ( c ) はライ ト側のビッ ト線電位、 （d) はリード側のビッ ト線電位、 (e) はメモリの出力データを夫々示す。
    [0016] 従って、 書込み直後の読出しには一定の時間間隔をあける必要があり、 アクセスタイムが非常に悪化するという問題点があつた。 発明の開示
    [0017] そこで、 本発明は、 上記の問題を除去した新規、 かつ、 有甩な半導体 記憶装置を提供することを概括的目的とする。
    [0018] 本発明の他の目的は、 メモリ部と、 メモリ部に接続し、 メモリ部に情 報を書込む際に用いられる 2本の書込み専用ビッ ト線と、 メモリ部に接 鏡し、 メモリ部に保持された情報を読出す際に用いられる 2本の読出し 専甩ビッ ト線と、 読出し専用ビッ ト線に接続し、 書込み専用ビッ ト線を 介して情報をメモリ部に書込む書込みモードにおいて 2本の読出し専用 ビッ ト線をショートして同一電位に設定するショート回路とを有する半 導体記憶装置を提供することにある。 本発明によれば、 書込み直後の同 —ァドレスでの読出しも高速で行え、 消費電力を抑えつつ常に高速なメ モリアクセスが可能となる。
    [0019] 更に本発明の他の目的及び特長は、 以下図面と共に述べる説明より明 らかとなろう。 図面の簡単な説明
    [0020] 第 1図は従来の半導体記憶装置の一例の要部を示す回路図、
    [0021] 第 2図は従来の半導体記憶装置の他の例の要部を示す回路図、 第 3図は第 2図の半導体記憶装置の動作を説明するためのタイミ ング チャート、
    [0022] 第 4図は本発明になる半導体記憶装置の一実施例の要部を示す回路図. 第 5図は本発明の一実施例の全体構成を示すプロック図、
    [0023] 第 6図は一実施例の読出し動作を説明するためのタイミ ングチャート. 第 7図は一実施例の書込み動作を説明するためのタイミ ングチャート. 第 8図は一実施例の通常の読出し動作を説明するためのタイ ミ ング チャート、
    [0024] 第 9図は第 2図に示す従来例における書込み動作の直後の読出し動作 を説明するためのタイミ ングチャー ト、
    [0025] 第 1 0図は一実施例における書込み動作の直後の読出し動作を説明す るためのタイミ ングチャートである。 ' 発明を実施するための最良な形態
    [0026] 第 4図は、 本発明になる半導体記憶装置の一実施例の要部を示す。 第 4図に示す SRAMは、 2つのインバー夕 I NV 1， I NV2の入 出力端を夫々交差接続してなるフリ ップフロップ FFと、 フリ ップフ ロップ FFの 2つの出力端と 2本の書込み専用ビッ ト線であるライ ト ビッ ト線 WBL, とにそれぞれ接続しており、 ゲートを書込み専 用ヮード線であるライ トヮ一ド線 WWLと接続する 2つのスイッチング トランジスタ Tn,， Τη2と、 フリ ップフロップ F Fの 2つの出力端から の出力を反転して出力する 2つのインバー夕 I NV 3, I NV4と、 ィ ンバ一夕 I NV3， I NV 4と 2本の読出し専用ビッ ト線であるリ―ド ビッ ト線 RBL, 1TBT7とに夫々接続しており、 ゲートを読出し専用 ヮード線であるリ一ドヮ一ド線 RWLと接続する 2つのスィツチングト ランジス夕 Tn3, Τη4とを備える。 ライ トビッ ト線 WBL, Tから 前記フリ ップフロップ FFにデータを書込む場合、 2本のリードビッ ト 線 RBL, を夫々ショートしてリードビッ ト線 RBL, R B !Lを 等電位にする。
    [0027] なお、 第 4図中、 1はセンスアンプ回路、 2はライ トアンプ回路であ り、 Tr Tr2は夫々読出し用のスイッチングトランジスタ Twl, Tw2 は夫々書込み用のスィツチングトランジスタ、 Ts はショート回路 5 0 を構成する nチャネル MO Sトランジスタである。 又、 トランジスタで
    [0028] P C I 〜TPc3 には後述するプリチャージパルスが印加される。
    [0029] 本実施例では、 書込み専用ビッ ト線からフリップフ口ップにデータが 書込まれる場合、 2本の読出し専用ビッ ト線が夫々ショートされ、 2本 の読出し専用ビッ ト線が等電位となる。 ' - すなわち、 書込み動作直後の読出し動作を行う場合でも、 読出し専用 ビッ ト線の電位を夫々電源電位及びグランド電位から反転させる必要が なくなるため、 書込み動作終了後に読出し専用ビッ ト線のショートを解 除することにより速やかにデ一夕の読出しが行える。
    [0030] 第 5図は、 本実施例の全体構成を示すブロックである。 第 5図におい て、 SRAMは大略センスアンプ 1、 ライ トアンプ 2、 コラムセレクタ 3、 メモリセルアレイ 4、 ア ドレスバッファ 5、 コラムデコーダ 6、 ァ ドレス変化検出回路 （以下、 ATDと言う） 7、 ローデコーダ 8、 ィ ネーブルバッファ 9、 プリチャージャ 1 0から構成されている。 なお、 REは RAMイネ一ブル信号、 WEはライ トイネーブル信号を示す。 センスアンプ 1は読出し時にメモリセルからの信号を検出して増幅し、 ライ トアンプ 2は書込み信号をメモリセルに与えるものである。 コラム セレクタ 3は、 書込み、 読出し信号の信号路を決定するものであり、 第 4図に示すスイッチングトランジスタ T ， Tr2, T,,, Tw2からなる c メモリセルアレイ 4は、 情報を記憶するメモリセルがマトリクス状に配 置されたものである。 アドレスバッファ 5は、 書込み、 読出しをする番 地情報をラッチし、 この情報をィネーブルバッファ 9からのイネ一ブル 信号と共に、 夫々コラムデコーダ &、 ATD 7、 ローデコーダ 8に出力 するものである。
    [0031] ここで、 ATD 7はア ドレスの変化を検出して所定のパルスを発生す るものであり、 発生したパルスはプリチャージャ 1 0を介してプリチ ヤージパルスとしてメモリセルアレイ 4に出力する。
    [0032] 具体的な回路構成を示す図は、 第 4図に示す回路図と同様である。 次 に、 読出し時及び書込み時の動作について第 6図及び第 7図と共に説明 する。 、 ·
    [0033] なお、 第 3, 4図中、 t RCはリードサイクル時間、 t AAはア ドレスァ クセス時間、 t OHはアドレス変化に対するデータホールド時間、 t WCは ライ トサイクル時間、 t AMはライ トイネーブル信号 WEに対するァドレ ス確定時間、 t ASはアドレスセッ トアップ時間、 t WPはライ トパルス幅、 t WRはライ トリカバリー時間、 t DWはデータセッ トアップ時間、 t DHは データホールド時間、 VAL I Dはデ一夕の有効な期間を示す。
    [0034] 先ず、 読出し時の場合、 第 6図に示すように、 アドレスが変化すると
    [0035] —定時間 （ァドレスアクセス時間 t AA) 後にデータが出力され、 ライ ト ィネーブル信号 WEがハイレベルとなる。
    [0036] 第 6図中、 （a) はアドレス信号、 （b) はメモリの出力データを 夫々示す。
    [0037] 次に、 書込み時の場合、 第 7図に示すように、 アドレスの確定後にラ ィ トイネーブル信号 WEがローレベルにされると、 ショート回路を構成 する nチャネル MOS トランジスタ Ts がオフとなり、 書込み状態とな る。 ここで、 ライ トパルス幅 t WPはミニマム値を示し、 ローレベルのラ ィ トイネーブル信号 WEの幅がライ トパルス幅 tWP以下の場合は書込み が保証されない。 又、 入力データのセッ トアップ時間 t DW、 ホールド時 間 t DHはライ トイネーブル信号 WEの立ち上がりエツジに対して決定さ れる。
    [0038] 第 7図中、 （a) はァドレス信号、 （b) はライ トイネーブル信号、 (c) はメモリの出力データを夫々示す。
    [0039] 即ち、 書込み動作直後の読出し動作が行われる場合、 書込み動作終了 後に読出し専用ビッ ト線のショートが解除されることにより速やかに データの読出しが行われる。
    [0040] 従って、 低消費電力でも書込み動作終了後の苘一アドレスの読出しが 高速化され、 RAMの特性が向上する。
    [0041] このように本実施例では、 書込み動作直後の読出し動作を行う場合に おいて、 読出し専用ビッ ト線の電位を夫々電源電位及びグランド電位か ら反転する必要がなくなるため、 書込み動作終了後に読出し専用ビッ ト 線のショートを解除することにより速やかにデータの読出しができ、 消 費電力を抑えつつ高速な処理ができる。
    [0042] 次に、 実施例の効果を第 2図に示す従来例と比較して説明する。
    [0043] 先ず、 通常の読出し動作を第 8図と共に説明する。 第 8図 （a) に示 す如くアドレス信号が変化した後に （b) で示す如くプリチャージパル スがハイレベルとなると、 第 4図においてリ一ドビッ ト線 R B L,
    [0044] R B Lはトランジス夕 TPS2 がオンのためショートされる。 これにより、 リードビッ ト線 RBL, の電位は第 8図に （c) で示す如く同一 となり、 その後のリードビッ ト線 RBL, の電位差をセンスアン プ回路 1で増幅することにより （d) に示す如く出力データが得られる ( 従って、 データの読出しは高速で行われる。 なお、 この通常の読出し動 作は第 2図に示す従来例と同じである。
    [0045] 第 9図は、 第 2図に示す従来例において、 書込み動作の直後に読出し 動作を行う場合を説明するタイミ ングチャートである。 第 9図中、 (a) はァドレス信号、 （b) はプリチャージパルス、 （c) はライ ト イネ一ブル信号、 （d) はメモリセルのデータ、 （e) はリードビッ ト 線 RBL， の電位、 ( f ) はメモリの出力デ一夕を夫々示す。 又. a 1 , a 1 ' , b 1， b 1 ' は夫々第 2図中に示すノ一ドでの電位に対 応している。
    [0046] 第 9図の場合、 （c) に示すライ トイネ一ブル信号がローレベルとな りメモリセルのデータが （d) に示す如く反転した後、' ( e) に示す リードビッ ト線 RBL, ΤΠΓΒ"にメモリセルのデータが読出されて電位 差がセンスアンプ回路 1で増幅されて （f ) の出力データが得られるま での時間 t e が長い。 このため、 第 2図に示す従来例によると、 通常の 読出し動作は高速で行われるものの、 書込み動作の直後の読出し動作は 高速で行えない。 この結果、 書込み動作の直後に同一ア ドレスに対して 読出し動作を行った場合のアクセス時間が長い。
    [0047] 他方、 第 1 0図は第 4図に示す実施例において、 書込み動作の直後に 読出し動作を行う場合を説明するタイミ ングチヤ一トである。 第 1 0図 中、 （a) はアドレス信号、 （b) はプリチャージパルス、 （c) はラ イ トイネ一ブル信号、 （ d ) はメモリセルのデ一夕、 （e) はリード ビッ ト線 R B L, Τ Β の電位、 （ f ) はメモリの出力データを夫々.示 す。 又、 a 1 , a 1 ' , b 1 , b 1 ' は夫々第 4図中に示すノ一ドでの 電位に対応している。
    [0048] 第 1 0図の場合、 （c) に示すライ トイネーブル信号が口一レベルと なりメモリセルのデータが （d) に示す如く反転した後、 （e) に示す リードビッ ト線 RBL， RB Lにメモ夕セルのデ一夕が読出されて電位 差がセンスアンプ回路 1で増幅されて （f ) の出力データが得られるま での時間 t b が非常に短い。 これは、 ローレベルのライ トイネ一ブル信 号に応答してショート回路 50のトランジスタ Ts がリードビッ ト線 R BL, TTB をショートして同一電位に設定するからである。 これによ り、 メモリセルのデータは第 9図の場合に比べてより逮く リードビッ ト 線 R B L， に読出され、 出力データを非常に速く得ることができ る。 従って、 本実施例によれば、 書込み動作の直後の読出し動作も高速 に行うことができることがわかる。
    [0049] 更に、 本発明は上記実施例に限定されるものではなく、 本発明の範囲 内で種々の変形が可能である。 産業上の利用可能性
    [0050] 上述の如く、 本発明による半導体記憶装置によれば、 データの書込み 時に読出し専甩ビッ ト線をショートして同一電位に設定するショート回 路を設けているので、 書込み直後の同一ァドレスでの読出しも高速で行 え、 消費電力を抑えつつ常に高速なメモリアクセスを可能とするので、 実用的には極めて有用である。
    权利要求:
    Claims請求の範囲
    ( 1 ) メモリ部 （ I NV 1— I NV 4 , Τηΐ-Τ„4) と、
    該メモリ部に接続し、 該メモリ部に情報を書込む際に用いられる 2本 の書込み専用ビッ ト線 （WBL， ΨΈ ) と、
    該メモリ部に接続し、 該メモリ部に保持された情報を読出す際に用い られる 2本の読出し専用ビッ ト線 （RBL, Ί ΒΤ7) と、
    該読出し専用ビッ ト線に接続し、 該書込み専用ビッ ト線を介して情報 を該メモリ部に書込む書込みモードにおいて該 2本の読出し専用ビッ ト 線をショートして同一電位に設定するショート回路 （50) とを有する ことを特徴とする半導体記憶装置。
    (2) 前記半導体記憶装置は、 夫々前記メモリ部 （ I NV 1 - I NV 4， Tn]-Tn4) に接続する書込み専用ワード線 （WWL) と読出し専用 ワード線 （RWL) とを更に有し、
    前記メモリ部は、 2つのインバー夕 （ I NV 1， I NV2) の入出力 端をそれぞれ交差接続してなるフリ ッブフロップ （FF) と、 該フリ ッ プフロッブ （FF) の 2つの出力端と前記 2本の書込み専用ビッ ト線
    (WBL, WTBT7) とに夫々接続しており、 ゲートを該書込み専用ヮー ド線 （WWL) と接続する 2つのスイッチングトランジスタ （Τη1, Τ η2) と、 該フリ ップフロップ （FF) の 2つの出力端からの出力を反転 して出力する 2つのインバー夕 （ I NV3, I NV 4 ) と、 該インバー 夕 （ I NV3, I NV4) と前記 2本の読出専用ビッ ト線 （R B L,
    Ί ΒΤ7) とに夫々接続しており、 ゲートを該読出し専用ワード線 （RW L) と接続する 2つのスイッチングトランジスタ （Τπ3， Τη4) とから なることを特徴とする請求の範囲第 1項記載の半導体記憶装置。
    3. 前記読出し専用ビッ ト線 （RBL， TT T) を介して前記メモリ 部 UNV l— INV4， TnI— Tn4) から情報を読出す読出しモード において該読出し専用ビット線の電位差を増幅して情報を読取るセンス アンプ回路 （ 1 ) を更に有することを特徴とする請求の範囲第 1項記載 の半導体記憶装置。
    (4) 書 みモードにおいてライ トイネーブル信号に応'答して前記メモ リ部 （ I NV 1— I NV4, Tm-TnJ へ書込むべき情報を前記書込 み専用ビッ ト線 （WBL, WFT7) に供耠するライ トアンプ回路 （2) を更に有することを特徴とする請求の範囲第 1項記載の半導体記憶装置
    ( 5 ) 前記ショート回路 （50) はライ トイネーブル信号に応答して前 記読出し専用ビッ ト線 （RBL, ΤΓΒ Γ) をショートすることを特徴と する請求の範囲第 4項記載の半導体記憶装置。
    ( 6 ) アドレス信号の変化を検出すると所定のパルスを出力するァドレ ス変化検出回路 （7) と、 該所定のパルスに応答して前記読出し専用 ビッ ト線 （RBL, Τ ΒΧ) をショートする設定回路 （1 0, TpC2 ) とを更に有することを特徴とする請求の範囲第 1項記載の半導体装置。
    (7) 前記ショート回路 （50) と前記設定回路 （ 1 0, TPC2 ) とに より、 前記読出し専用ビッ ト線 （RBL, Τ ΒΧ) を介して前記メモリ 部 （ I NV 1 - I NV4， Tnl— T") から情報を読出す読出しモード の初期状態において同一ァドレスに対する直前のモードにかかわらず該 読出し専用ビッ ト線を同一電位に設定することを特徴とする請求の範囲 第 6項記載の半導体記憶装置。
    类似技术:
    公开号 | 公开日 | 专利标题
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    同族专利:
    公开号 | 公开日
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    EP0511401A4|1993-04-21|
    JPH04184789A|1992-07-01|
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    JP2987193B2|1999-12-06|
    引用文献:
    公开号 | 申请日 | 公开日 | 申请人 | 专利标题
    法律状态:
    1992-05-29| AK| Designated states|Kind code of ref document: A1 Designated state(s): KR US |
    1992-05-29| AL| Designated countries for regional patents|Kind code of ref document: A1 Designated state(s): DE FR GB |
    1992-07-08| WWE| Wipo information: entry into national phase|Ref document number: 1991919797 Country of ref document: EP |
    1992-11-04| WWP| Wipo information: published in national office|Ref document number: 1991919797 Country of ref document: EP |
    1997-11-20| WWR| Wipo information: refused in national office|Ref document number: 1991919797 Country of ref document: EP |
    1998-02-17| WWW| Wipo information: withdrawn in national office|Ref document number: 1991919797 Country of ref document: EP |
    优先权:
    申请号 | 申请日 | 专利标题
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    KR1019920701704A| KR0164199B1|1990-11-20|1991-11-19|반도체 기억장치|
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